【文/观察者网 心智观察所】 

“韬定律”正在半导体圈内炸响。

一份来自华尔街的研报，用了“DeepSeek moment”这个词。

发出这句感叹的是Bernstein的分析师。在看完华为于ISCAS 2026上公布的“τ定律”后，他们写下了一个在半导体研究报告中极少出现的评价：这是另一个DeepSeek时刻。那个让全球AI圈重新审视中国创新速度的DeepSeek，如今在芯片底层技术上，有了一个“同行者”。

过去几年，外界对华为半导体业务的认知大多停留在“还能出货”和“良率爬坡”之间摇摆。但这一次，华为“芯片女王”何庭波亲自站到了台前，抛出的是一个足以让产业链重新思考方向的概念，它不只是在讲华为还能做芯片，而是在讲，在摩尔定律已经难以为继，EUV又拿不到的困境下，华为的新思路新洞见。

此概念抛出之后，业界相关评论已经有很多，尤其是不少资深的半导体产业专家和从业者表示该定律之下的“3DIC堆叠”，“Chiplet互联”，“混合键合”等问题业界已经讨论很多，尤其是和先进封装的话语体系重合（如下图），是新瓶装旧酒吗？

拍摄于何庭波演讲现场

“韬定律”待可发覆之处也许是“时间”这个关键词。换言之，相比之前的诸多半导体定律，“韬定律”第一次把时间这个维度升级到了一个很高的位置。

芯片行业的竞争，几十年来都围绕一个关键词展开：空间。

从微米到纳米，从平面到FinFET，所有人都在做同一件事——把器件塞得更密，把线宽画得更细。这是摩尔定律的底层逻辑，也是台积电、三星、英特尔之间军备竞赛的主轴。

但这条主轴在过去几年已经明显偏转。7nm之后，每一代新节点的成本飙升，而性能提升的曲线却越来越平。更致命的是，对于华为这样的公司，即便愿意承受高昂成本，也无法获得最先进的设备。空间上的缩小，被物理和政治两道墙同时堵住了。

于是，何庭波团队提出了一种完全不同的思路。

既然空间上走不通，那就转向时间。他们提出的τ，是一个贯穿从晶体管开关到数据中心响应的统一时间常数。把芯片从“面积竞赛”切换到“延迟竞赛”。目标不再是单位面积里塞进多少晶体管，而是一个信号从A点到B点、从计算到存储、从一颗芯片到另一颗芯片，到底要花多少时间。

这个视角转换，听起来像是学术上的重新定义，但在工程上，它意味着对PPAC（Performance、Power、Area、Cost，即能效、功耗、面积和成本）的理解进一步神话。

过去大家熟悉的PPAC各自独立优化，最后用制程节点来平衡。但如果用τ的透镜去看，这四件事本质上都可以换算成时间成本。

性能是计算时间，功耗是能量转换的时间成本，面积决定了信号传输的物理时间，而成本，则是研发和制造的等待时间。当你在流片之前就能估算出一颗芯片在系统里的“时间账”，很多传统的取舍逻辑就不成立了。

这正是华为想做的事。

如果τ定律只停留在纸上，它最多只是一篇漂亮的论文。但何庭波的团队在过去六年里量产了381款芯片，这个数字本身就是最有说服力的注脚。

他们用来验证τ定律的核心技术，叫Logic Folding，逻辑折叠。

Logic Folding把组合逻辑和时序逻辑这些原本平铺的电路，垂直拆分到不同的有源层上，通过亚2微米间距的混合键合，把上下两层晶圆直接连起来。从电路设计师的视角看，两层有源层就像一层一样，单元跨晶圆分布，相当于多了一层金属线。

效果是直接的。信号路径大幅缩短，寄生RC降低，时钟偏斜收紧。麒麟9030到麒麟2026这一代，晶体管密度从155 MTr/mm²跳到238 MTr/mm²，提升幅度在过去需要三个制程节点才能完成。功耗效率提高了41%，SRAM工作频率提升了40%以上。

这些数字背后，是一个非常朴素的物理直觉：信号跑得越短，时间就越短。

而要实现这些，关键不在设计本身，而在封装。华为的混合键合间距做到了1.5微米，对准精度低于0.5微米，TSV的关键尺寸和Keep Out Zone都压到了1.5微米以下。这些参数放在全球先进封装的坐标系里，已经直接对标台积电的SoIC。

这意味着，华为在没有EUV的情况下，用封装技术部分替代了制程缩微的功能。它不是在做更小的晶体管，而是在做更聪明的连接。

把时间作为统一度量，带来的一个连锁反应，是产业链协作方式的改变。

传统的芯片设计流程是串行的。前端设计、物理实现、封装、系统集成，各做各的，交接时靠规范文档和裕量来兜底。但τ定律要求从晶体管到数据中心全栈协同优化，这就意味着，设计不能再是串行的。

笔者不由得想到，前不久硅芯科技创始人赵毅在复旦校友会主办的先进封装EDA论坛上的那个核心问题。

他说，先进封装时代最大的痛点是“信息孤岛”。