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从“做得小”到“跑得快”，中国半导体第一次向世界输出底层规则。39天之后，韬定律论文的2.0版本来了。

从拼瘦身到抢时间：τ定律到底在说什么？

2026年5月，华为半导体业务负责人何庭波站上国际电路与系统研讨会的讲台，做了一个让全球芯片圈震动的宣告：摩尔定律的时代正在落幕，一个以“时间”为标尺的新时代已经开启。相关论文在5月25日发表于ChinaXiv上。

她给这个新法则取名叫“韬（τ）定律”。τ，希腊字母，在电路理论中代表时间常数：电阻乘以电容。τ越小，电路响应越快。

过去六十年，芯片行业只做一件事：把晶体管做得更小，从而压缩电路响应时间提升性能。从微米到纳米，尺寸越小，性能越先进，叫“几何缩微”,于是每隔一段时间，芯片上的晶体管数量就会翻一番，这就是行业遵守的契约摩尔定律。但“几何缩微”的路快走到头了。首先是量子隧穿效应为芯片尺寸划定了一条物理红线。另外，7nm之后，纯粹靠缩小尺寸带来的性能提升越来越微弱。掩模成本飙升，EUV光刻设备折旧惊人，2nm节点的芯片设计预算已经超过10亿美元一颗，每根晶体管的成本不再下降，反而开始上涨。

何庭波在论文中直言道：“行业契约已不再成立。”

怎么办？答案就在τ里。打个比方,过去是不断把马路变窄来塞进更多汽车，结果堵成一团；韬定律则是直接修建立交桥和地下隧道，让车辆各行其道，跑得又快又省油。这就是τ定律的核心思想：不再死磕“做得小”，而是追求“跑得快”。

何庭波在论文中把整个电子系统的时间延迟τ拆成了四层：第一层是晶体管层，单位是皮秒，相当于晶体管开关的“眨眼速度”；第二层是电路层，单位是纳秒，代表信号在导线中奔跑的快慢；第三层是芯片层，单位是微秒，涵盖计算和访问内存的耗时；第四层是系统层，从毫秒到秒不等，体现的是数据中心里数据在芯片间、机柜间“通勤”的时间。每一层都在“等”。信号等传输、数据等搬运、芯片等通信。τ定律要做的，就是把每一层的“等待时间”压到最短。

“芯片性能提升的本质，从来不是晶体管变小，而是数据跑得更快。”何庭波说。

如何压缩时间？华为拿出了几样本领。

第一样叫LogicFolding，也就是逻辑折叠。传统芯片是平面的，所有电路摊在一层地板上。逻辑折叠的做法很简单：把电路像折纸一样“叠”起来，从二维变三维。关键路径上的逻辑门被分配到上下两层，通过超细间距的混合键合技术连接。信号不用再绕远路，而是垂直上下坐电梯，路径短了，延迟自然小了。

这里面有一个精妙的概念叫“齿轮比（gear ratio）”，上下层之间的连接密度如果足够高，两层就不再是叠在一起的两颗芯片，而会融合成一颗芯片的两张面孔。华为内部把混合键合间距与顶层金属间距的比值定义为这个齿轮比。齿轮比越低，上下层之间就越像同一块芯片，设计优化就越自由。当齿轮比趋近于1时，信号在两层之间穿梭几乎感觉不到过界的阻力，就像是同一层里多了一条垂直的捷径。麒麟2026的混合键合间距做到了1.5微米，已经跨过了这个阈值。

第二样叫Unified Bus，也就是统一总线。在AI数据中心里，芯片之间通信要经过PCIe、以太网等多层协议反复“翻译”，每一次翻译都要排队、缓冲、握手。统一总线把所有协议合并成一个，数据不再需要“过五关斩六将”，远程访问延迟从几十微秒砍到约100纳秒，快了将近500倍。

第三样叫Hi-ONE，也就是近封装光引擎。电信号传不远也传不快，Hi-ONE用光来代替电。单模块带宽达到8Tb/s，传输距离从不到1米延伸到100米，相当于给AI集群修了一条“数据高速公路”。

这三把刀加在一起，华为给出的目标是：到2035年，AI硬件集成度增长100倍以上。

40天，从思想到硅片

5月25日，何庭波首次发布τ定律论文。到7月3日发布升级版，中间仅仅隔了39天。短短一个多月，这套理论就从思想框架走到了量产实证。

首先是数据变得更硬了。初版论文提到“能效提升41%”，升级版把它精确成了“同等性能下功耗降低41%”。概念更清晰，也更容易被同行验证。频率提升的数据同样加上了明确的测试环境：室温条件和1.1V供电。

其次是理论挖掘得更深了。升级版提出了一个让芯片设计界眼前一亮的框架：当齿轮比足够低时，三维设计的优化方式会发生质变，从“按功能块分层”的粗放模式，升级为“按单个逻辑门”进行全局最优的精细模式。这好比从“整层楼统一装修”进化到“每个房间量身定制”，空间利用率天差地别。

论文还专门解释了为什么没有选择另一种更激进的“顺序3D集成”方案。那种方案理论上可以把晶体管直接一层层往上长，精细度更高，但面临一个致命的工程难题——热预算瓶颈。简单说就是下面那层芯片在加工上面那层时会被反复“烘烤”，性能大打折扣。而华为选择的“晶圆对晶圆混合键合”路线，是把做好的两片晶圆面对面贴在一起，不受热预算的困扰，是目前最成熟、最可量产的方案。这种“为什么选A不选B”的公开思辨，让整篇文章从推销观点变成了学术论证。

更进一步，升级版还给工程决策配了一个数学判据，一个简洁的不等式：增加一个堆叠层带来的收益，必须大于垂直互连带来的额外时间代价。什么时候该叠、什么时候不该叠，从此有了量化的尺子，而不是拍脑袋决定。

再次是证据变得更直观了。初版是纯文字，升级版一口气增加了六张图：有τ分层时空模型，有逻辑折叠的原理示意，有键合界面的电镜截面实拍，有统一总线的架构图，还有光引擎的芯片实物照片。用大白话说就是：从“我说给你听”变成了“我拍给你看”。

最后是视野拉得更长了。初版的路线图只规划到2029年，升级版直接延伸到了2031年，目标晶体管密度突破每平方毫米400亿颗，CPU频率冲击5GHz。参考文献也从最初的6篇暴涨到32篇，大量引用了台积电、英特尔、AMD等竞争对手的公开成果。这意味着这份研究不再是闭门造车，而是站在全球同行肩膀上的系统性整合，也从侧面宣告：华为愿意把这条路拿出来，和全世界一起走。

麒麟2026：第一颗“韬芯片”交作业了

升级版论文中最振奋人心的部分，是首次公开了量产芯片的实测数据。

对比双方是麒麟2026和去年的麒麟9030 Pro，两颗芯片用的是同一制程节点，由同一家工厂生产。唯一的变量是麒麟2026采用了逻辑折叠技术，而麒麟9030 Pro采用了传统平面设计。

所有差异，都来自架构本身。

以传统的麒麟 9030 Pro 为基准，采用同制程的麒麟2026交出了这样的答卷：在室温和1.1V 的供电环境下，CPU 大核主频从2.75GHz提升至3.1GHz，涨幅近13%。若维持与上一代相同的性能水平，功耗则大幅降低了41%。在面积利用上，芯片有效面积缩减了37.5%，这使得每平方毫米的晶体管容纳数从1.55 亿颗跃升至2.38亿颗，增幅高达55%。而在存储和时钟方面，SRAM 的工作频率拉升超过四成，单个核心的时钟缓冲器数量减少过半，时钟偏移收窄了四分之一，关键路径平均线长也缩短了30%。

55%的晶体管密度提升，过去需要整整三年的制程迭代才能实现。而这一次，华为没有启用新的光刻工艺，纯粹靠三维架构重构就做到了。

何庭波在论文中特别说明：目前的方案仍然是“保守”的——折叠只应用在部分关键路径上，没有覆盖整颗芯片。换句话说，这还不是逻辑折叠的完全体。

今年秋季，搭载麒麟 2026的新机将正式亮相。何庭波称之为“第一个完整的韬芯片”。

2.0论文为何值得关注？

第一，这是中国企业第一次向全球半导体行业输出底层规则。过去六十年，芯片行业的游戏规则由西方定义：摩尔定律、登纳德缩放。何庭波的τ定律，是全球首个由中国企业提出的半导体产业演进底层规律。它不再只是追赶和模仿，而是试图定义赛道本身。

第二，它证明了一条不需要最先进光刻机的技术路径。华为用事实证明，即使拿不到EUV，通过架构创新、三维堆叠、系统优化，同样可以实现性能的阶跃式提升。这对所有在先进制程上受限的国家和企业，都是一个巨大的鼓舞。

第三，它正在从华为方案变成行业议题。升级版论文的参考文献里，大量引用了竞争对手的公开成果，说明这套理论是建立在整个行业已有探索之上的系统性整合。何庭波也在文中坦言：配套的EDA工具链、跨晶圆工艺偏差、散热、新式性能指标……单靠华为一家解决不了，需要整个产业共同参与。

第四，它指明了AI时代芯片的演进方向。传统2.5D封装有一个死穴：计算能力随着芯片面积（N²）增长，但存储带宽和供电能力却受限于芯片边缘（周长N），这就是经典的N²-vs-N困境。而3D折叠把存储、供电、光互联从边缘搬到垂直面，让它们也按N²的速度增长，彻底解放了AI芯片的算力天花板。

从5月到7月，短短39天，τ从会场上的概念变成了论文里的公式；从论文里的公式变成了芯片上的实测数据；从芯片上的数据变成了一家企业、乃至一个行业的新方向。

何庭波在论文的结尾写道：“前方的路充满挑战，但方向是明确的。”

这句话里没有豪言壮语，只有一种朴素而坚韧的信念。路不好走，但往哪儿走，已经知道了。

秋季，第一颗“韬芯片”将正式交付到消费者手中。到那时，τ定律将不再只是论文里的公式、发布会上的概念，而是每个人口袋里实实在在的性能体验。

从“做得小”到“跑得快”，中国半导体正在走出一条属于自己的路。

而这条路的名字，叫τ。

参考文献

A time scaling theory for multi-layer electronic systemsDOI:10.12074/202605.00224

来源|心智观察所