第五届RISC-V中国峰会于2025年7月16至19日在上海张江科学会堂隆重举办，本届峰会设置1场主论坛、9场垂直领域分论坛、5场研习会、11项同期活动，以及4,500平方米未来科技展览区，汇聚数百家企业、研究机构及开源技术社区参会。

在7月18日的EDA分论坛上，中国科学院计算技术研究所特别研究助理，北京开源芯片9研究院特别研究助理徐易难带来了主题为“SVM：可用综合方法实现RISC-V处理器的高效验证”的演讲。

随着芯片设计日益复杂，处理器验证成为了芯片开发中的瓶颈问题。徐易难详细阐述了处理器验证的现状、挑战和创新方法，提出SVM作为一种高效的硬件验证方法，能够大幅提升RISC-V处理器验证的效率。

处理器验证是芯片开发过程中至关重要但却充满挑战的环节。根据现有统计数据，自2007年以来，验证工程师与设计工程师的比例不断增加，且超过86%的芯片项目在首次流片时未成功，75%的项目超出了预定的时间表。尽管投入了大量资源，验证的质量和效率始终未能达到预期。因此，寻找更高效的验证方法变得尤为迫切。

目前，处理器验证多采用协同仿真方法，通过将待验证的设计（DUT）与指令集模拟器等参考模型进行联合仿真。然而，随着RISC-V指令集的快速扩展，指令集的复杂性急剧上升，这使得验证工作量大大增加，验证过程也变得更加困难。

此外，随着处理器规模的扩大，仿真速度大幅下降。尤其在使用软件仿真时，处理器设计的规模越大，仿真速度越慢，导致验证工作远远落后于设计进度。例如，当仿真从单核处理器扩展到多核处理器时，仿真速度会下降92%，这是当前验证方法面临的一个重大瓶颈。

为了提高验证效率，徐易难介绍了一种基于硬件仿真平台的验证加速方法。通过利用硬件仿真平台（如FPGA或仿真器），可以显著加速处理器电路的仿真过程，同时优化DUT与参考模型之间的整体验证速度。硬件加速验证平台的一个显著特点是，它能够以更高的速度完成DUT与参考模型的协同仿真，尤其是在面对大规模处理器设计时，能够有效提升仿真效率。

然而，尽管硬件仿真加速在一定程度上解决了速度问题，验证数据的通信开销依然是一个难以忽视的瓶颈。即使在采用高性能硬件平台（如Cadence Palladium或Xilinx FPGA）时，通信开销依然存在，未能达到理想的验证速度。

为了解决上述挑战，徐博士提出了一种全新的验证方法——可综合验证方法（SVM）。与传统的硬件-软件协同仿真方法不同，SVM完全将验证逻辑实现为硬件，这样一来，原本需要进行高开销数据传输的验证过程可以通过片上逻辑来实现，从而消除了通信带来的性能开销。

SVM的实施面临三大主要挑战：

REF电路代码实现：现有的参考模型（REF）通常以软件模拟器的形式存在，设计简单且可靠，但缺乏高效的硬件实现方式。如何将现有的软件REF高效地迁移到硬件中，是SVM面临的首要问题。

硬件REF执行效率：由于DUT设计复杂且微结构丰富，而REF则需要设计得简单以保证功能可靠，因此如何提升硬件REF的执行效率，成为SVM的一大挑战。

调试和可追溯性问题：硬件环境缺乏对传统软件调试工具的支持（如断言、错误日志等），因此如何在硬件环境中实现高效的调试和错误追踪，是SVM成功应用的关键。

为了克服这些挑战，SVM采用了以下几种技术：

语义代码迁移技术：该技术能够自动化地将软件中的指令集语义信息迁移到硬件中，确保指令的功能在硬件上得到准确实现。

硬件参考模型设计（SRef）：通过简化的硬件参考模型，SVM能够在短时间内完成指令的执行，并与DUT的执行结果进行对比，从而提升验证效率。

硬件化调试机制：为了弥补硬件验证中的调试不足，SVM通过硬件化断言、计数器和错误日志等机制，提供了一套完整的硬件调试工具，提升了系统的可调试性。

SVM方法已在不同配置的香山、果壳等RISC-V处理器上进行了实验验证。结果显示，SVM在FPGA平台上实现了60MHz的验证速度，比DiffTest快了约10倍。通过在Cadence Palladium平台上测试，SVM的验证速度达到了1.9MHz，接近理想的验证速度，表现出显著的性能优势。

徐易难的报告深入探讨了SVM在处理器验证中的应用，提出了一种全新的硬件验证方法，解决了传统方法在验证速度和通信开销方面的瓶颈。随着RISC-指令集的不断扩展，SVM将为高效验证提供一种有效的解决方案，推动处理器验证技术向更高效、更精确的方向发展。

这项研究不仅为RISC-V处理器的验证提供了新的思路，也为其他领域的硬件验证提供了宝贵的经验，预示着未来处理器验证技术的广阔前景。